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Kirin 9050 Pro: Huawei will mit Logic Folding die 3-nm-Grenze geknackt haben - Golem.de

Huaweis neues Smartphone-SoC soll die Transistordichte von TSMCs N3E übertreffen. Skepsis ist angebracht, die 5-nm-Ambitionen sind tot. Huaweis Logic Folding stapelt zwei Chips und verteilt die Logik auf ...

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Kirin 9050 Pro: Huawei will mit Logic Folding die 3-nm-Grenze geknackt haben - Golem.de

Huaweis neues Smartphone-SoC soll die Transistordichte von TSMCs N3E übertreffen. Skepsis ist angebracht, die 5-nm-Ambitionen sind tot.

Huaweis Logic Folding stapelt zwei Chips und verteilt die Logik auf beide. (Bild: Huawei)

Huaweis Logic Folding stapelt zwei Chips und verteilt die Logik auf beide. Bild: Huawei

Im Juli 2026 hat Huawei mit einer Ankündigung für Aufsehen gesorgt: Der Konzern stellte ein Konzept namens Logic Folding vor, das ein Aufschließen zu den führenden Halbleiterherstellern ermöglichen soll. Logic Folding verbindet mittels Hybrid Copper Bonding zwei vollständige Wafer, auf welche die Logik eines Chips aufgeteilt ist. Mit dem Kirin 9050 Pro, der im Mate XT2 ab dem 12. September 2026 in der Volksrepublik China verkauft werden soll, stellte Huawei den ersten Chip vor, der das Konzept nutzt.

Im Vorfeld der Vorstellung veröffentlichte Huawei zudem einen Artikel bei Arxiv(öffnet im neuen Fenster), der detaillierter auf Logic Folding einging. Als einzige Autorin ist He Tingbo, die Leiterin der Halbleiterabteilung, benannt. Und die Zahlen klingen beeindruckend: Huawei will eine Transistordichte von 238 Millionen Transistoren pro mm2 (MTr/mm2) erreicht haben. Das wären gut zehn Prozent mehr als bei TSMCs High-Density-Bibliothek für N3E(öffnet im neuen Fenster).

Gegenüber dem Kirin 9030 Pro soll die Transistordichte damit um 55 Prozent höher liegen. Und an dieser Stelle ist Skepsis angebracht. Denn für den regulären Kirin 9030 kamen die Analysten von Techinsights lediglich auf 120 MTr/mm2. Dieser Wert ist geschätzt, stammt aber zumindest von einer unabhängigen Quelle.

Chip-Stapel hat kein Hitzeproblem

Laut dem Arxiv-Artikel konnte Huawei beim Kirin 9050 Pro auch die Effizienz deutlich steigern. Bei gleicher Leistung soll die NPU 66 Prozent, die GPU 58 Prozent weniger Energie benötigen.

Ein Performance-Kern der CPU soll 41 Prozent effizienter sein als beim Kirin 9030 Pro. Neben CPU, GPU und NPU teilte Huawei auch den Digitalen Signalprozessor (DSP) auf die zwei Chiplets auf. Die höhere Effizienz soll dafür sorgen, dass es beim Kirin 9050 Pro keine Hitzeprobleme gibt, wie von Skeptikern erwartet. Im Gegenteil, das Leistungsbudget des Kirin 9050 Pro soll gegenüber seinem Vorgänger sogar erhöht worden sein.

Huawei begründet dies mit der Art der Aufteilung: Logic Folding zerlegt die Logik einer Einheit an den längsten Leitern. Die entstehenden Blöcke werden übereinander gestapelt. Hierdurch sollen die Leiter kürzer werden und ihre Kapazität sinken. Für einen Wechsel von 0 auf 1 und umgekehrt sind entweder niedrigere Ströme erforderlich (was zu einer niedrigeren Leistungsaufnahme führt) oder schnellere Signalwechsel möglich. Durch die Aufteilung könne die Hitzeentwicklung so geplant werden, dass sie in der Fläche gut verteilt werde.

Logic Folding könne, so Huawei, Leiter zwischen 20 und 70 Prozent kürzen. Bei den verschiedenen Taktnetzen habe man hierdurch die Anzahl der Puffer, welche das Taktsignal regelmäßig auffrischen und synchron halten, halbieren können. Das Mehr an Transistoren nutzt Huawei zudem, um Funktionseinheiten, wo möglich, paralleler zu gestalten. Damit sind für eine gewisse Leistung niedrigere Takte erforderlich, was wiederum niedrigere Versorgungsspannungen und damit weitere Energieeinsparung ermöglicht.

Erst der Anfang

Im Artikel steht aber auch deutlich, dass Huaweis Ingenieure noch viel Arbeit vor sich haben. Die Entwurfssoftware stehe noch am Anfang, spätere Versionen sollen bei Co-Design und -Optimierung des Gesamtsystems deutlich leistungsfähiger sein. Auch die Packaging-Technik soll noch deutlich weiterentwickelt werden.

Der nun vorgestellte Kirin 9050 Pro soll auf 50 Millionen Verbindungen zwischen den beiden Chips kommen. Von denen sollen aber nur 10 bis 15 Prozent zur Datenübertragung genutzt werden. Der Abstand zwischen den Kontakten liege bei 1,5 μm, 2027 will Huawei ihn auf 1 μm reduzieren und damit die Kontaktanzahl verdoppeln. Perspektivisch soll 2029 der Abstand auf 720 nm sinken, den Leiterabstand der obersten Metallisierungsebene. Noch weiter in der Zukunft will Huawei auf 480 nm reduzieren, um direkt tiefere Leiterebenen zu verbinden.

He beerdigt in dem Aufsatz zudem die Versuche, mit aggressivem Multi Patterning (g+) 5-nm- und feinere Prozesse zu erreichen. Eine Verkleinerung der Transistoren über den 7-nm-Prozess hinaus sei ohne EUV-Belichtung nicht möglich. Der letzte dokumentierte Stand ist, dass SMIC mit seinem N+3-Prozess etwa die Transistordichte eines 6-nm-Prozesses erreichte. Diese Richtung hat sich als nicht erfolgversprechend erwiesen.